97 lines
4.1 KiB
VHDL
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library IEEE;
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use IEEE.STD_LOGIC_1164.ALL; -- Bibliothek für std_logic und std_logic_vector
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use IEEE.NUMERIC_STD.ALL; -- Bibliothek für signed und unsigned Datentypen
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entity fsm_add is
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port (
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clk : in std_logic; -- Eingangssignal fuer den Takt
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reset : in std_logic; -- Eingangssignal zum Zuruecksetzen des Zaehlers
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run_calc : in std_logic; -- Eingangssignal welches die Berechnungen startet
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calc_cnt: out std_logic_vector( 3 downto 0 ); -- Ausgang welcher die Anzahl der Berechnungen anzeigt
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signal_a_read : out std_logic; -- Ausgang um Daten aus den FIFO A anzufordern
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signal_a_readdata : in std_logic_vector( 31 downto 0 ); -- Eingang der zuletzt gelesenen Daten aus dem FIFO A
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signal_b_read : out std_logic; -- Ausgang um Daten aus den FIFO B anzufordern
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signal_b_readdata : in std_logic_vector( 31 downto 0 ); -- Eingang der zuletzt gelesenen Daten aus dem FIFO B
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signal_write : out std_logic; -- Ausgang um Daten in den Ausgangsfifo zu schreiben
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signal_writedata : out std_logic_vector( 31 downto 0 ) -- Ausgang die Daten welche in den Ausgangsfifo geschrieben werden sollen
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);
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end entity fsm_add;
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architecture rtl of fsm_add is
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-- Es soll eine type AddState angelegt werden mit den Zuständen ADD_IDLE, ADD_READ_FIFO, ADD_CALC und ADD_STORE_RESULT
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-- Es soll Signal current_add_state des oben angelegten Types AddState deklariert werden
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-- Es soll Signal next_add_state des oben angelegten Types AddState deklariert werden
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-- Es soll Signal start_calc als std_logic angelegt werden
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-- Es soll Signal done als std_logic angelegt werden
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-- Es soll Signal calc_cnt_int als Integer mit Bereich 0 bis 15 angelegt werden
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-- Legen Sie ein signal result_sum als std_logic_vector mit Laenge 32 Bit an
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begin
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-- Instanzieren Sie direkt die float_add Komponente
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-- Als Takt und Reset sollen die jeweiligen Eingaenge der top_entity uebergeben werden
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-- Es sollen der Eingang
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-- Das Additonsergebnis soll dem Signal result_sum gespeichert werden
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u_float_add : entity work.float_add
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port map(
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-- Eingangssignal fuer den Takt
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clk => ,
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-- Eingangssignal zum Zuruecksetzen des Zaehlers
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reset => ,
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-- Eingang um die Berechnung zu starten
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start => ,
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-- Ausgang der anzeigt, dass die Berechnung fertig ist
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done => ,
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-- Gelesene Daten aus den FIFO A
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A => ,
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-- Gelesene Daten aus den FIFO B
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B => ,
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-- Ergebnis der Addition in floating point
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sum =>
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);
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-- Der kombinatiorische Prozess add_state_transitions soll das Uebergangsschaltnezt steuern
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-- Es soll der naechste Zustand next_add_state entsprechend der Zustandsmaschine angesteuert werden
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--
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add_state_transitions : process ( all ) is
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begin
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end process add_state_transitions;
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-- Der Prozess sync soll den Zustandsspeicher und das Ausgangsschaltnetz steuern
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-- Alle gesteuerten Signale sollen bei Reset sinnvoll vorbelegt werden
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-- Es soll ein getakter Prozess welcher auf eine steigende Flanke reagiert genutzt werden
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-- Folgende Signale sollen hier gesteuert werden
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-- current_add_state (Zusatandsspeicher)
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-- signal_a_read (Steuersignal um Daten aus den FIFO A zu lesen)
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-- signal_b_read (Steuersignal um Daten aus den FIFO B zu lesen)
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-- signal_write (Steuersignal um Daten in den Ausgangsfifo zu schreiben)
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-- calc_cnt_int (Zaehler welcher die Anzahl der berechneten Werrte abbilden soll)
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-- signal_writedata (Werte welcher in den Ausgangsfifo geschrieben werden soll = letzter berechneter Wert result_sum)
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-- Die Signale sollen entsprechend der Zustandsmaschine angesteuert werden
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sync : process ( clk, reset ) is
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begin
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end process sync;
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-- Weisen Sie dem Ausgang calc_cnt das signal calc_cnt_int zu (Datentypen beachten Konvertierung noetig)
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end architecture rtl;
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