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No commits in common. "e8af8d04c8c0dfcbd24d64c062b9a7d8677f4659" and "7b858e7068dbe578312fa0cc8885c9bd7c213683" have entirely different histories.
e8af8d04c8
...
7b858e7068
@ -1,4 +0,0 @@
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|||||||
module Clk_generator #(CLK_PERIOD = 2) (output logic clk);
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initial #0 clk <= 0;
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always #(CLK_PERIOD/2) clk=~clk;
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endmodule
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52
fsm/Fsm.sv
52
fsm/Fsm.sv
@ -1,52 +0,0 @@
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|||||||
module Fsm
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(
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input wire clk,
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input wire inAlarmAmpel,
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input wire inDataValid,
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input wire inTasteAktiv,
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output logic outAlarm_R,
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output logic outSendData,
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output logic outTimerEN
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);
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real IDLE = 0;
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real ALARM = 1;
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logic state;
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initial begin
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#0 state <= IDLE;
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#0 outAlarm_R <= 0;
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#0 outSendData <= 0;
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||||||
#0 outTimerEN <= 0;
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end
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always @(posedge clk) begin
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case(state)
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IDLE: begin
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if(inDataValid) begin
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outSendData <= 1;
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end
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else begin
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outSendData <= 0;
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||||||
end
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if(inAlarmAmpel) begin
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outAlarm_R <= 1;
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state <= ALARM;
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||||||
end
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||||||
end
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ALARM: begin
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if(inDataValid) begin
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outSendData <= 1;
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end
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else begin
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outSendData <= 0;
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||||||
end
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if(inTasteAktiv) begin
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outAlarm_R <= 0;
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state <= IDLE;
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end
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end
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default: ;
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endcase
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end
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endmodule
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@ -1,52 +0,0 @@
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`include "Clk_generator.sv"
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`include "Fsm.sv"
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module tb_Fsm;
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wire clk;
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logic inAlarmAmpel;
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logic inDataValid;
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logic inTasteAktiv;
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wire outAlarm_R;
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wire outSendData;
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wire outTimerEN;
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Clk_generator clk_gen(.clk(clk));
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Fsm myfsm
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(
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.clk(clk),
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.inAlarmAmpel(inAlarmAmpel),
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||||||
.inDataValid(inDataValid),
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||||||
.inTasteAktiv(inTasteAktiv),
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||||||
.outAlarm_R(outAlarm_R),
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||||||
.outSendData(outSendData),
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||||||
.outTimerEN(outTimerEN)
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);
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initial begin
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$dumpfile("tb_Fsm.vcd");
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$dumpvars(0, tb_Fsm);
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#50 $finish;
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end
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initial begin
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#0 inAlarmAmpel = 1'b0;
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#0 inDataValid = 1'b0;
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#0 inTasteAktiv = 1'b0;
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||||||
end
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initial begin
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#4 inAlarmAmpel = 1'b1;
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#5 inAlarmAmpel = 1'b0;
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#8 inDataValid = 1'b1;
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||||||
#9 inDataValid = 1'b0;
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||||||
#10 inTasteAktiv = 1'b1;
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||||||
#11 inTasteAktiv = 1'b0;
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||||||
end
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endmodule
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||||||
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