FPGA_Projekt_Regler/StreckenSim_mitRegler/StreckeSim_counter_working/StreckeSim/Coraz7_Test.runs/synth_1/gen_run.xml

<?xml version="1.0" encoding="UTF-8"?>
<GenRun Id="synth_1" LaunchPart="xc7z010clg400-1" LaunchTime="1652273479" LaunchIncrCheckpoint="$PPRDIR/../../../StreckeSim_counter_working/StreckeSim/Coraz7_Test.srcs/utils_1/imports/synth_1/regler.dcp">
  <File Type="PA-TCL" Name="regler.tcl"/>
  <File Type="RDS-PROPCONSTRS" Name="regler_drc_synth.rpt"/>
  <File Type="REPORTS-TCL" Name="regler_reports.tcl"/>
  <File Type="RDS-RDS" Name="regler.vds"/>
  <File Type="RDS-UTIL" Name="regler_utilization_synth.rpt"/>
  <File Type="RDS-UTIL-PB" Name="regler_utilization_synth.pb"/>
  <File Type="RDS-DCP" Name="regler.dcp"/>
  <File Type="VDS-TIMINGSUMMARY" Name="regler_timing_summary_synth.rpt"/>
  <File Type="VDS-TIMING-PB" Name="regler_timing_summary_synth.pb"/>
  <FileSet Name="sources" Type="DesignSrcs" RelSrcDir="$PSRCDIR/sources_1" RelGenDir="$PGENDIR/sources_1">
    <Filter Type="Srcs"/>
    <File Path="$PSRCDIR/sources_1/new/pwm_test.vhd">
      <FileInfo>
        <Attr Name="UsedIn" Val="synthesis"/>
        <Attr Name="UsedIn" Val="simulation"/>
      </FileInfo>
    </File>
    <File Path="$PSRCDIR/sources_1/bd/design_1/design_1.bd">
      <FileInfo>
        <Attr Name="AutoDisabled" Val="1"/>
        <Attr Name="UsedIn" Val="synthesis"/>
        <Attr Name="UsedIn" Val="implementation"/>
        <Attr Name="UsedIn" Val="simulation"/>
      </FileInfo>
    </File>
    <File Path="$PSRCDIR/sources_1/new/pt1.vhd">
      <FileInfo>
        <Attr Name="AutoDisabled" Val="1"/>
        <Attr Name="UsedIn" Val="synthesis"/>
        <Attr Name="UsedIn" Val="simulation"/>
      </FileInfo>
    </File>
    <Config>
      <Option Name="DesignMode" Val="RTL"/>
      <Option Name="TopModule" Val="regler"/>
      <Option Name="TopAutoSet" Val="TRUE"/>
    </Config>
  </FileSet>
  <FileSet Name="constrs_in" Type="Constrs" RelSrcDir="$PSRCDIR/constrs_1">
    <Filter Type="Constrs"/>
    <File Path="$PSRCDIR/constrs_1/imports/digilent-xdc-master/Cora-Z7-10-Master.xdc">
      <FileInfo>
        <Attr Name="ImportPath" Val="$PPRDIR/../../New_folder/digilent-xdc-master/Cora-Z7-10-Master.xdc"/>
        <Attr Name="ImportTime" Val="1640790689"/>
        <Attr Name="UsedIn" Val="synthesis"/>
        <Attr Name="UsedIn" Val="implementation"/>
      </FileInfo>
    </File>
    <Config>
      <Option Name="ConstrsType" Val="XDC"/>
    </Config>
  </FileSet>
  <FileSet Name="utils" Type="Utils" RelSrcDir="$PSRCDIR/utils_1">
    <Filter Type="Utils"/>
    <File Path="$PSRCDIR/utils_1/imports/synth_1/pwm_test.dcp">
      <FileInfo>
        <Attr Name="UsedIn" Val="synthesis"/>
        <Attr Name="UsedIn" Val="implementation"/>
        <Attr Name="UsedInSteps" Val="synth_1"/>
        <Attr Name="AutoDcp" Val="1"/>
      </FileInfo>
    </File>
    <File Path="$PSRCDIR/utils_1/imports/synth_1/regler.dcp">
      <FileInfo>
        <Attr Name="UsedIn" Val="synthesis"/>
        <Attr Name="UsedIn" Val="implementation"/>
        <Attr Name="UsedInSteps" Val="synth_1"/>
        <Attr Name="AutoDcp" Val="1"/>
      </FileInfo>
    </File>
    <File Path="$PPRDIR/../../../StreckeSim_counter_working/StreckeSim/Coraz7_Test.srcs/utils_1/imports/synth_1/regler.dcp">
      <FileInfo>
        <Attr Name="UsedIn" Val="synthesis"/>
        <Attr Name="UsedIn" Val="implementation"/>
        <Attr Name="UsedInSteps" Val="synth_1"/>
        <Attr Name="AutoDcp" Val="1"/>
      </FileInfo>
    </File>
    <Config>
      <Option Name="TopAutoSet" Val="TRUE"/>
    </Config>
  </FileSet>
  <Strategy Version="1" Minor="2">
    <StratHandle Name="Vivado Synthesis Defaults" Flow="Vivado Synthesis 2021"/>
    <Step Id="synth_design"/>
  </Strategy>
</GenRun>