FPGA_Projekt_Regler/StreckenSim_mitRegler/fixedPointTest/fixedPointTest.runs/synth_1/gen_run.xml

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<GenRun Id="synth_1" LaunchPart="xc7z010clg400-1" LaunchTime="1652701656" LaunchIncrCheckpoint="$PSRCDIR/utils_1/imports/synth_1/fixedPointTest.dcp">
  <File Type="PA-TCL" Name="fixedPointTest.tcl"/>
  <File Type="RDS-PROPCONSTRS" Name="fixedPointTest_drc_synth.rpt"/>
  <File Type="REPORTS-TCL" Name="fixedPointTest_reports.tcl"/>
  <File Type="RDS-RDS" Name="fixedPointTest.vds"/>
  <File Type="RDS-UTIL" Name="fixedPointTest_utilization_synth.rpt"/>
  <File Type="RDS-UTIL-PB" Name="fixedPointTest_utilization_synth.pb"/>
  <File Type="RDS-DCP" Name="fixedPointTest.dcp"/>
  <File Type="VDS-TIMINGSUMMARY" Name="fixedPointTest_timing_summary_synth.rpt"/>
  <File Type="VDS-TIMING-PB" Name="fixedPointTest_timing_summary_synth.pb"/>
  <FileSet Name="sources" Type="DesignSrcs" RelSrcDir="$PSRCDIR/sources_1" RelGenDir="$PGENDIR/sources_1">
    <Filter Type="Srcs"/>
    <File Path="$PSRCDIR/sources_1/imports/fixedPoint/fixed_float_types.vhdl">
      <FileInfo SFType="VHDL2008">
        <Attr Name="Library" Val="ieee_proposed"/>
        <Attr Name="ImportPath" Val="$PPRDIR/../../../../Bibliotheken/fixedPoint/fixed_float_types.vhdl"/>
        <Attr Name="ImportTime" Val="1652436395"/>
        <Attr Name="UsedIn" Val="synthesis"/>
        <Attr Name="UsedIn" Val="simulation"/>
      </FileInfo>
    </File>
    <File Path="$PSRCDIR/sources_1/imports/fixedPoint/fixed_generic_pkg.vhdl">
      <FileInfo SFType="VHDL2008">
        <Attr Name="Library" Val="ieee_proposed"/>
        <Attr Name="ImportPath" Val="$PPRDIR/../../../../Bibliotheken/fixedPoint/fixed_generic_pkg.vhdl"/>
        <Attr Name="ImportTime" Val="1652436398"/>
        <Attr Name="UsedIn" Val="synthesis"/>
        <Attr Name="UsedIn" Val="simulation"/>
      </FileInfo>
    </File>
    <File Path="$PSRCDIR/sources_1/imports/fixedPoint/fixed_generic_pkg-body.vhdl">
      <FileInfo SFType="VHDL2008">
        <Attr Name="Library" Val="ieee_proposed"/>
        <Attr Name="ImportPath" Val="$PPRDIR/../../../../Bibliotheken/fixedPoint/fixed_generic_pkg-body.vhdl"/>
        <Attr Name="ImportTime" Val="1652436400"/>
        <Attr Name="UsedIn" Val="synthesis"/>
        <Attr Name="UsedIn" Val="simulation"/>
      </FileInfo>
    </File>
    <File Path="$PSRCDIR/sources_1/imports/fixedPoint/fixed_pkg.vhdl">
      <FileInfo SFType="VHDL2008">
        <Attr Name="Library" Val="ieee_proposed"/>
        <Attr Name="ImportPath" Val="$PPRDIR/../../../../Bibliotheken/fixedPoint/fixed_pkg.vhdl"/>
        <Attr Name="ImportTime" Val="1652436402"/>
        <Attr Name="UsedIn" Val="synthesis"/>
        <Attr Name="UsedIn" Val="simulation"/>
      </FileInfo>
    </File>
    <File Path="$PSRCDIR/sources_1/new/fixedPointTest.vhd">
      <FileInfo SFType="VHDL2008">
        <Attr Name="UsedIn" Val="synthesis"/>
        <Attr Name="UsedIn" Val="simulation"/>
      </FileInfo>
    </File>
    <Config>
      <Option Name="DesignMode" Val="RTL"/>
      <Option Name="TopModule" Val="fixedPointTest"/>
      <Option Name="TopAutoSet" Val="TRUE"/>
    </Config>
  </FileSet>
  <FileSet Name="constrs_in" Type="Constrs" RelSrcDir="$PSRCDIR/constrs_1">
    <Filter Type="Constrs"/>
    <File Path="$PSRCDIR/constrs_1/imports/digilent-xdc-master/Cora-Z7-10-Master.xdc">
      <FileInfo>
        <Attr Name="ImportPath" Val="$PPRDIR/../../../../Bibliotheken/digilent-xdc-master/Cora-Z7-10-Master.xdc"/>
        <Attr Name="ImportTime" Val="1648802911"/>
        <Attr Name="UsedIn" Val="synthesis"/>
        <Attr Name="UsedIn" Val="implementation"/>
      </FileInfo>
    </File>
    <Config>
      <Option Name="ConstrsType" Val="XDC"/>
    </Config>
  </FileSet>
  <FileSet Name="utils" Type="Utils" RelSrcDir="$PSRCDIR/utils_1">
    <Filter Type="Utils"/>
    <File Path="$PSRCDIR/utils_1/imports/synth_1/fixedPointTest.dcp">
      <FileInfo>
        <Attr Name="UsedIn" Val="synthesis"/>
        <Attr Name="UsedIn" Val="implementation"/>
        <Attr Name="UsedInSteps" Val="synth_1"/>
        <Attr Name="AutoDcp" Val="1"/>
      </FileInfo>
    </File>
    <Config>
      <Option Name="TopAutoSet" Val="TRUE"/>
    </Config>
  </FileSet>
  <Strategy Version="1" Minor="2">
    <StratHandle Name="Vivado Synthesis Defaults" Flow="Vivado Synthesis 2021"/>
    <Step Id="synth_design"/>
  </Strategy>
</GenRun>