boeseni82626/ESY1_Projekt_2023
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hans 1c6d952ae8 uebung_projekt
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Dokumentation
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FRAM Controller
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2023-05-04 11:58:59 +00:00
FRAM_Speicher
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2023-05-04 11:58:19 +00:00
uebung_projekt
uebung_projekt
2023-06-15 14:35:20 +02:00
fram_interface.sv
fram_interface
2023-06-15 12:53:36 +02:00
interface.sv
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2023-06-15 10:13:12 +00:00
README.md
Initial commit
2023-05-04 10:18:07 +00:00
Timer.sv
„Timer.sv“ hinzufügen
2023-06-15 10:06:31 +00:00
top_level.sv
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2023-06-15 10:17:40 +00:00

README.md

ESY1_Projekt_2023

Description
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Readme 3.1 MiB
Languages
SystemVerilog 100%