reussch78773 0ecac8324e Timer and Port source

2022-06-14 11:00:38 +02:00

Bus_if

Created bus as interface

2022-06-14 10:49:23 +02:00

Code_FRAM_Speicher

FRAM

2022-05-19 17:02:44 +02:00

fsm

FSM mit 2 States erstellt und getestet

2022-06-02 09:26:16 +02:00

Source_FRAM_Controller

FRAM

2022-05-19 17:02:44 +02:00

timer_port

Timer and Port source

2022-06-14 11:00:38 +02:00

BUS.PNG

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2022-05-31 10:14:56 +00:00

FM25CL64B.pdf

Create FM25CL64B.pdf

2022-05-19 16:29:56 +02:00

FRAM Kommunikation.docx

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2022-06-02 07:39:05 +00:00

FRAM_Speicher-Modell.pdf

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2022-05-19 14:51:31 +00:00

Projekt_2022.docx

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2022-05-19 14:51:31 +00:00

SPI FRAM Controller.pdf

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2022-05-19 14:51:31 +00:00

spi_interface.v

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2022-05-31 10:58:28 +00:00

S

Description

Projektdaten für das ESY1B Praktikum im Sommersemester 2022

5 MiB

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Languages

SystemVerilog 100%