schmidtsi76327
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ESY1A_B_Seminararbeiten
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Verwendeter Programmcode in Studienarbeit für ESY1B zum Thema "Verifikation mit SystemVerilog und Python"
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Tree: 6a96af7ad2
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${ item.name }
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from '6a96af7ad2'
${ noResults }
ESY1A_B_Seminararbeiten/7Segment_Lattice_ice40_Ultr.../bcd_to_7seg.v

bcd_to_7seg.v 1.1KB
Raw Blame History

12345678910111213141516171819202122232425262728293031323334 
  1. //transforms 4bits numbers to a 7seg display

  2. //

  3. //   --a--

  4. //  |     |

  5. //  f     b

  6. //  |     |

  7. //   --g--

  8. //  |     |

  9. //  e     c

  10. //  |     |

  11. //   --d-- DP 

  12. //

  13. // 7'gfedcba (a = LSB)

  14. module bcd_to_7seg(input [3:0] bcd_in, output [6:0] seg_out);

  15. 

  16.    assign seg_out =  (bcd_in==4'h0) ? 7'b0111111 :

  17.                      (bcd_in==4'h1) ? 7'b0000110 :

  18.                      (bcd_in==4'h2) ? 7'b1011011 :

  19.                      (bcd_in==4'h3) ? 7'b1001111 :

  20.                      (bcd_in==4'h4) ? 7'b1100110 :

  21.                      (bcd_in==4'h5) ? 7'b1101101 :

  22.                      (bcd_in==4'h6) ? 7'b1111101 :

  23.                      (bcd_in==4'h7) ? 7'b0000111 :

  24.                      (bcd_in==4'h8) ? 7'b1111111 :

  25.                      (bcd_in==4'h9) ? 7'b1101111 :

  26.                      (bcd_in==4'ha) ? 7'b1110111 :

  27.                      (bcd_in==4'hb) ? 7'b1111100 :

  28.                      (bcd_in==4'hc) ? 7'b0111001 :

  29.                      (bcd_in==4'hd) ? 7'b1011110 :

  30.                      (bcd_in==4'he) ? 7'b1111001 :

  31.                      (bcd_in==4'hf) ? 7'b1110001 :

  32.                      7'b0110110; //does a H, default shouldn't happen

  33. 

  34. endmodule