hauselthe74767
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signal_processing_vorlage
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  • baa5aa4 (HEAD -> master) FPGA programmiert by Brandl 2024-12-18 10:03:57 +0100
  • c9ca4d9 Versuch 3 Hardware funktioniert Juhu! by brandlfl78731 2024-12-18 09:18:47 +0100
  • 509e01e Versuch 3 CRC Hardware vorlaeufig by brandlfl78731 2024-12-11 11:26:50 +0100
  • 118d082 Versuch 3 CRC, Software fertig by brandlfl78731 2024-12-04 11:19:36 +0100
  • 45db9f8 Versuch 3 Software so halb by brandlfl78731 2024-11-27 11:25:02 +0100
  • de8d181 Versuch 2 Hardware funktioniert by brandlfl78731 2024-11-27 10:19:31 +0100
  • cfe1e29 Versuch 2 Hardware vorlaeufig by brandlfl78731 2024-11-20 11:32:11 +0100
  • 03a4e64 Versuch 2 Software funktioniert by brandlfl78731 2024-11-20 10:33:56 +0100
  • 00fd390 Versuch add abgeschlossen. Funktioniert auch praktisch! by brandlfl78731 2024-11-20 09:44:18 +0100
  • 641e3a6 Sollte theoretisch funktionieren by brandlfl78731 2024-11-20 09:29:10 +0100
  • c4491f8 Sollte theoretisch funktionieren - mit muell by brandlfl78731 2024-11-20 09:27:56 +0100
  • f5940ef Task4 hardware add.vhd vorlaeufig by brandlfl78731 2024-11-13 11:19:20 +0100
  • b1adcc8 Task4 software add.c by brandlfl78731 2024-11-13 09:17:03 +0100
  • 0d1b73e Initial commit by Johannes Kutning 2023-10-31 07:47:27 +0100