sessleral71711 b8d834144b Initalized top level design

2022-06-14 10:35:05 +02:00

Code_FRAM_Speicher

FRAM

2022-05-19 17:02:44 +02:00

fsm

FSM mit 2 States erstellt und getestet

2022-06-02 09:26:16 +02:00

Source_FRAM_Controller

FRAM

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Top

Initalized top level design

2022-06-14 10:35:05 +02:00

BUS.PNG

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2022-05-31 10:14:56 +00:00

FM25CL64B.pdf

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2022-05-19 16:29:56 +02:00

FRAM Kommunikation.docx

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FRAM_Speicher-Modell.pdf

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Projekt_2022.docx

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SPI FRAM Controller.pdf

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spi_interface.v

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S

Description

Projektdaten für das ESY1B Praktikum im Sommersemester 2022

5 MiB

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Languages

SystemVerilog 100%