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stammfe87185/FPGA_Projekt_Regler
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stammfe87185 496b16226d Umgestellt auf Singed 64 bit 2022-05-23 23:01:59 +02:00
stammfe87185 6efd53e94a Kommentare ergänzt 2022-05-23 20:31:55 +02:00
stammfe87185 1f4de14e3e Regler+Strecke Simulation läuft für Eingangswerte w > 100 Mio 2022-05-18 21:36:19 +02:00
stammfe87185 0535f1a7ff Regler und Strecke Zeit neu skaliert, Parameter als inputs ergänzt 2022-05-18 20:54:09 +02:00
stammfe87185 b6e470f939 Doku verlinkt 2022-05-16 13:55:04 +02:00
stammfe87185 93029627da Simulator-Datentyp angepasst 2022-05-13 14:58:12 +02:00
stammfe87185 8ace88585e fixedPoint Librarys ergänzt 2022-05-13 13:27:09 +02:00
stammfe87185 ab22903f5b Init mit PID-Regler 2022-05-13 11:28:03 +02:00
stammfe87185 e6d84e2d14 Initial commit 2022-05-13 09:21:45 +00:00
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